鑫博娱乐2上下分代理:方寸之困:纳米级芯片通关路

业界
2020
05/10
00:28
脑极体
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来源:脑极体

内有隐忧,外有威胁,仍然是困扰我国芯片产业的现实写照。

每当我国自研芯片的技术出现一些成果,就会看到一些网络媒体使用 " 突破欧美封锁 "、" 中国弯道超车 " 的报道出来。

近日,我国的中微半导体在两年前实现的 5nm 蚀刻机技术现在可以批量生产,并供货给台积电,成为 7nm 制程之后,唯一进入台积电 5nm 产线的大陆本土半导体设备厂商。不过在某些自媒体那里,却将这一蚀刻机技术当成了光刻机技术来宣传。这不仅看出人们对芯片技术的陌生,也能看出人们想要 " 造话题 " 的急功近利心态。

而另一则新闻则没有引起人们更多注意。4 月 27 日,据路透社的报道,美国商务部出台新规定,将要求美国公司向中国、俄罗斯等国出售集成电路、激光、雷达等某些物品必须获得许可,并且废除了某些美国技术及产品未经许可而出口的例外条款。

美国此举的目的是维护国家安全战略,防止中国通过民用商业等途径获取美国先进技术转为军用。显然,其实质仍然是通过扩大外贸限制,阻止那些采用了美国技术的其他国家的公司向中国输出这些先进技术和设备。

就芯片产业来说,引领当前最先进的 7nm、5nm 芯片工艺的 EUV 光刻机一直掌握在荷兰 ASML 公司手中,而我国大陆数家公司的购买订单都因为 " 种种原因 " 而未能引入,其中最主要的原因就是美国政府的阻挠。

现在美国推行的贸易限制将让我国进口这一设备的难度进一步加大,甚至于我们国内从使用这一设备的芯片生产厂商购买芯片,都可能受到影响。

客观来看,我们不仅没有在最先进工艺的芯片制造中实现 " 弯道超车 ",现在我们其实还处在 " 整体落后、局部赶上 " 的跟随阶段。

芯片自研之难,有复杂的大国博弈,有喧嚣的产业竞争,也有隐微的技术之困。本文我们主要从技术之困,来深入到半导体产业的方寸之地,看下当前的芯片的技术难点和下一步发展。

纳米级芯片是如何制造出来的?

1965 年,戈登摩尔提出:集成电路上可容纳的元器件的数量每隔 18 至 24 个月就会增加一倍,性能也将提升一倍。此后的半个世纪,摩尔定律有效地预测了半导体产业的发展。1971 年,Intel 发布了第一个中央处理器 4004,采用 10 微米工艺生产,仅包含 2300 多个晶体管。而如今的一个 7nm EUV 芯片晶体管多达 100 亿个。可以想见摩尔定律所揭示的增长魔力。

那么,如何在一个指甲盖大小的晶片上,放置数十亿到上百亿的晶体管呢?

这就需要整体上了解下 IC(集成电路)芯片的制造工艺了。IC 芯片的制造可以分为四个阶段,分别是设计、制作、封装和测试,制作又分为硅提纯、切割晶圆、光刻、蚀刻、重复、分层等步骤,其中以 IC 设计和光刻最为关键。

IC 设计是芯片制造的基础。IC 设计要先完成规格制定,以满足硬件的最终使用要求;然后要完成芯片细节的设计,也就是使用硬体描述语言(HDL)将电路描写出来。在规格制定和芯片细节设计完成后,再画出平面的设计蓝图,以完成逻辑合成。最后,将合成完的程式码再放入另一套 EDA 工具,进行电路布局与绕线(Place And Route),形成一层层光罩,而最终由光罩叠起合成一枚芯片。

(完成电路布局与绕线的分层的光罩,一种颜色为一层光罩)

设计工作完成后,下一步就是芯片的制作。首先,芯片的制作需要一块平滑的基板,称之为 " 晶圆 "。晶圆是由氧化硅冶炼纯化以及拉晶后得到的单晶硅构成,硅晶圆柱再经过钻石刀的横向切割和抛光之后,才可以形成芯片制造所需的硅晶圆片。

然后,IC 芯片就像是用乐高积木盖房子一样,将设计好的电路在硅片基底上面一层。一层又一层的堆叠出来。这里就要使用到 " 光刻 " 的方法。

(IC 电路 3D 剖面图,蓝色为晶圆,红色和黄色为层叠的电路)

首先在硅晶圆片上涂一层光刻胶,然后放上掩模版,再用光束照射掩模版。经过一段时间的曝光,被照射的光刻胶区域发生变化,然后再用化学试剂刻蚀,就在硅片上留下了想要的图形。这个过程就称之为 " 光刻 "。

然后,是对硅片进行掺杂,也就是加入三族(硼)或者五族(磷)元素,形成相应的 P 型或者 N 型晶体管。硅片上面残留的光刻胶的部分就会阻挡掺杂元素进入下面的硅片,而对于那些光刻胶被刻蚀的区域,掺杂元素就会进入硅片,形成晶体管了。

(CPU 内部的层状结构,最下层为器件层,线宽最窄,即 MOSFET 晶体管)

整体上,一块圆形硅晶薄片穿梭在各种极端精密的加工设备之间,要经过昼夜无休地被连续加工两个月,进行热处理、光刻、刻蚀、清洗、沉积等成百上千道工序,在硅片表面制作出只有发丝直径千分之一的沟槽或电路,最终集成了海量的微小电子器件,经切割、封装,成为现代电子设备当中最核心的硬件——芯片。

因为要在如此小的空间里放上亿个半导体元件,那么晶体管的尺寸就要达到了纳米量级。直观地理解,我们的指甲的厚度大约是 0.1 毫米,而 1 纳米就相当于我们指甲厚度的十万分之一。

所谓制程,就是在芯片中最基本功能单位门电路的宽度,也就是线宽。缩小线宽的作用,就是在更小的芯片中塞入更多的晶体管,可以增加处理器的运算效率,降低成本;或者是在满足运算的前提下,减少芯片体积,以降低耗电量和满足设备轻薄、微小化的需求。

现在主流的纳米级制程是 10nm 和 7nm,最先进的制程已经达到 5nm,并正在向 3nm 演进。

5nm 工艺制程如何实现?

尽管缩小制程带来性能和功耗等诸多好处,但实际上,受到物理界限和漏电问题的制约,制程变小并不是无限制的。

我们知道,信息世界是由 0 和 1 二进制生成的,而晶体管就是将 0101 之类的数字信息转换成电信号的半导体硬件。晶体管由 " 沟道 " 和 " 栅极 " 组成,其中电流在半导体的源极和漏极之间流动," 栅极 " 用于管理流过 " 沟道 " 的电流。," 门 " 通过放大电信号并且还用作开关,产生二进制的系统数据。随着晶体管变小,源极和漏极之间的距离变小,使得作为开关的晶体管难以工作。

具体来讲,晶体管的门与通道之间有一层绝缘的二氧化硅,作用就是防止漏电流,自然绝缘层越厚绝缘作用越好。然而随着工艺的发展,这个绝缘层的厚度被慢慢削减,原本仅数个原子层厚的二氧化硅绝缘层变得更薄,进而导致泄漏更多电流,泄漏的电流又增加了芯片额外的功耗。

为应对这些挑战,第一个重要改进出现在 2000 年后,为应对绝缘层的漏电,工程师使用了更多的新型绝缘材料,即使其他组件继续收缩,绝缘层也不再收缩。第二个是对晶体管的结构进行剧烈改进。当晶体管的制程进入到 25nm 以下的时候,即使是更绝缘的材料也不能防止漏电。原先的平面晶体管(PlanarFET)的尺寸就已达到其物理极限,而一种采用更复杂的三维立体结构(FinFET)的鳍式晶体管应运而生。

(英特尔采用 FinFET(Tri-Gate)技术,减少因物理现象所导致的漏电现象)

平面晶体管仅允许沟道和栅极仅在一个平面中接触,但是鳍式晶体管具有三维结构,其允许沟道的三个侧面(不包括其底部)与栅极接触。 这种与栅极的增加的接触改善了半导体性能并且增加了工作电压的降低,解决了由短沟道效应引起的问题。

从 2011 年发布的 22nm 节点到 2019 年公布的 5nm 节点,这种 FinFET 立体结构一直占据主导地位。

在 FinFET 结构下,近几年,太阳城申博客户端下载手机芯片正取代笔记本电脑芯片,成为推动制程工艺继续发展的主要动力。

2016 年,诞生的三星 Exynos 9 和高通骁龙 835 等开始采用 10nm 制程的芯片。2018 年,太阳城申博客户端下载苹果在 iPhone XS 上首先用上了 7nm 制程的 A12 Bionic 芯片;紧随其后,高通骁龙 855 和华为海思的麒麟 980 也采用了台积电的 7nm 工艺。半导体器件制造工艺正式进入 7nm 时代。

2020 年正式进入 5nm 时代。骁龙 X60 成为全球首款基于 5nm 工艺打造的芯片,也是全球第一款 5nm 工艺的 5G 芯片。

但难度也同时存在,也就是 5nm 再继续向下发展时,晶体管将经历穿过栅氧化层的量子隧穿,即使采用这种三维结构也会出现漏电的情况。因此,5nm 制程一度曾被认为是摩尔定律的终结。

而如果想推进到 3nm 制程,晶体管架构还需要要实现一种全新的改造。

纳米芯片下一步,向 3nm 以下迈进

在 5nm 制程之后,芯片的下一个完整技术节点就迈向了 3nm 制程。2017 年,台积电宣布计划在 2023 年开始批量生产 3 nm 工艺节点。在 2018 年初,IMEC 和 Cadence 表示,已经使用极端紫外线光刻(EUV)和 193 nm 浸没式光刻技术制作了 3 nm 测试芯片。

而今年初,三星率先宣布已经成功制造出第一个 3nm 工艺的原型。在 3nm 技术节点上,三星采用一种新的环栅极 ( GAAFET ) 技术,也就是在 GAAFET 之上独创一种优化后的 MBCFET 结构版本,可以称为纳米片 ( Nanosheet ) 。

据报道,环栅极 ( GAA ) 的结构,是在 FinFET 中的栅极被三面环绕的沟道包围的基础上的提升,即被四面沟道包围。这一结构使总硅片尺寸减小了 35%,同时功耗也降低了 50%,实现了更好的供电与开关特性。

(全环栅极技术 GAAFET)

在纳米片的制程中,第一步是在基底上交替沉积硅锗层和硅层,形成超晶格结构。因为有锗的含量,需要形成一个良好的屏蔽衬层。这样每一个叠层由三层硅锗和三层硅组成。第二步,在叠层上设计微小的片状结构,紧接着再形成浅沟隔离结构,以及形成内间隔区 ( inner spacers ) 。第三步,再在超晶格结构中去除硅锗层,在它们之间留下带间隔区的硅层。每一个硅层构成器件中的纳米片或者沟道的基础。最后是沉积高 K(高绝缘属性)材料作为栅极,在纳米片之间形成最小的间隔区。

(采用 MBCFET 结构的 Nanosheet)

典型的 GAA 晶体管是纳米柱,直径才 1nm 大小,但是沟道需要尽可能宽地允许大量电流通过,所以三星把这几根纳米柱改成面积大的纳米片,被称为 MBCFET 晶体管(多桥通道场效应晶体管)。这是三星的专利设计,MBCFE 通过将线形通道结构与二维纳米片对齐,增加了与栅极接触的面积,从而实现更简单的器件集成以及增加电流,再次实现了功耗降低与性能提升的双向升级。

我们看到,随着晶体管微缩到只有几个原子厚的尺寸,晶体管制程迅速接近物理极限,相比较于摩尔定律的预计,晶体管密度的增长已经开始放缓。

但是,在业内屡次认为已经逼近摩尔定律极限的情况下,芯片的制程工艺都又在不断突破新的记录。芯片在纳米级制程工艺上的提升,将带来晶体管密度的继续增加,这可以使得芯片包含更多种类的专用电路。这意味着,一个芯片可以调用不同的专用电路,执行包括一些优化的 AI 算法和其他针对不同类型的专门计算。

当然,半导体复杂性的增加,也意味着先进芯片制造的成本的大幅攀升,其中包括高端人才的需求,高端光刻机设备的采购等。当固定成本的增长超过了大多数半导体企业的利润增长,导致了在先进芯片的制造上形成了更高的进入壁垒,能够进入先进节点生产的晶圆代工厂数量正在减少。

对于我国来说,正如开头提到到,除了高企的成本和研发费用外,还有贸易限制等其他非技术因素,我国自研的光刻机装备还停留在 22nm 的光刻工艺水平上。

我们在看到国产半导体设备产业实现突破的同时,也要冷静地认识到我们与国际先进芯片工艺上面的巨大差距。

从筚路蓝缕到砥砺前行,仍然是未来国内半导体产业的必由之路。

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